Senior Digital Design Verification Engineer (d/m/f)

Wir suchen einen Senior Digital Design Verification Engineer – Deutschland.

Aufgaben und Verantwortlichkeiten:

• Definition der Verifizierungsstrategie für digitale und gemischte Signal-IPs gemäß den Systemanforderungen.
• Definition der Testbench-Architektur und -Partitionierung, Entwicklung des Verifizierungsplans und Interaktion mit digitalen, gemischten Signal- und Analog-Design-Ingenieuren zur Merkmalsextraktion.
• Anwendung modernster Methoden (UVM, formale Verifizierung) und Entwicklung effizienter und wiederverwendbarer Verifizierungsumgebungen und Testbench-Komponenten.
• Entwicklung von IP- und System-Testbenches zur Maximierung der Abdeckung und Wiederverwendbarkeit.
• Entwicklung von zufälligen Tests, Checkern und Abdeckungsmodellen basierend auf IC-Spezifikationen.
• Definition der Infrastruktur zur Unterstützung der gemischten Signalverifizierung und analoger/realer Verhaltensmodellierung.
• Unterstützung/Durchführung der Ausführung von Verifizierungsplänen, einschließlich Umgebungssetup, Regressionstest (RTL und Gate-Level), Abdeckungsanalyse und Fehlersuche.
• Technische Kommunikation mit Kunden (und/oder Marketing) und anderen Arbeitsbereichen, einschließlich: Präsentation in Design-Reviews, Testanforderungen, Definition/Verfolgung/Arbeiten zur Sicherstellung der Einhaltung des Zeitplans und interaktive Problemlösung.
• Mentoring von jüngeren Ingenieuren, um erforderliches Wissen und Erfahrung durch Projektarbeit zu vermitteln.

Ausbildung & Erfahrungen:

• Master-Abschluss in Elektrotechnik mit 7 Jahren Erfahrung oder Bachelor-Abschluss mit 10 Jahren Erfahrung – mit Schwerpunkt auf digitaler Verifizierung oder einem ähnlichen Fachgebiet.
• Fachwissen und technische Führung in der digitalen Verifizierung, einschließlich Testbench-Architektur und Verifizierungsplanung sowie -ausführung von digitalen und gemischten Signal-Designs.
• Expertise in der Verifizierung von IPs (Blockebene) und integrierten Systemen (Top-Ebene) mit wiederverwendbaren Komponenten und Abdeckungsmodellen.
• Expertise in SystemVerilog für die Verifizierung unter Verwendung fortschrittlicher Verifizierungsmethoden (UVM, SVA oder ähnlich), einschließlich eingeschränkter Zufalls- und metrikgesteuerter Verifizierung.
• Erfahrung in der formalen Verifizierung.
• Erfahrung mit EDA-Tools, die für Simulation, Regressionen, Merkmalsextraktion und Verifizierungsplanung verwendet werden. Die Fähigkeit, Verifizierungsaufgaben einzurichten und zu automatisieren, ist von Vorteil.
• Erfahrung mit System Verilog RNM und analoger Verhaltensmodellierung.
• Vertrautheit mit digitalen Design- und Analogflüssen und -methoden ist von Vorteil.
• Kenntnisse in Skriptsprachen (Python, Tcl, Perl) zur Automatisierung und Codegenerierung.
• Fließend in Englisch.
• Ausgezeichneter Teamplayer; ruhiges professionelles Auftreten und ausgezeichnete Zuhörfähigkeiten, Fähigkeit zur Organisation und Priorisierung von Arbeiten.

Erforderliche Fähigkeiten:

• Universitätsabschluss Elektrotechnik + 7+ Jahre oder Bachelor-Abschluss + 10+ Jahre mit Schwerpunkt auf digitaler Verifizierung.
• Testbench-Architektur und Verifizierungsplanung.
• Digitale und gemischte Signal-Designs.
• Verifizierung von IPs (Blockebene) und integrierten Systemen (Top-Ebene).
• SystemVerilog (UVM, SVA oder ähnlich), einschließlich eingeschränkter Zufalls- und metrikgesteuerter Verifizierung.
• Erfahrung in der formalen Verifizierung.
• EDA-Tools, System Verilog RNM und analog.
• Python, Tcl, Perl,...
• Englischkenntnisse.
• EU-Bürger / Inhaber einer deutschen Arbeitserlaubnis.

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