DFT Engineer (M, F, D)

Responsibilities

• Sie erstellen DFT-Spezifikationen, entwickeln Verifizierungspläne und definieren die SoC-Testschnittstelle.
• Sie entwickeln und implementieren die DFT-Architektur und sind für deren Integration in große SoC-Blöcke verantwortlich – einschließlich IP-Integration, System- und Steuerbus-Konnektivität sowie der Integration von Speicher und Hard-Makros.
• Sie implementieren Testbenches, generieren gezielte und eingeschränkt zufällige Tests, debuggen Fehler, führen Gate-Level-Simulationen durch und schließen die Abdeckung ab.
• Sie generieren auch strukturelle Testvektoren, führen Synthese und Timing-Abschluss durch und arbeiten eng mit den Teams Chip-Architektur, DV, physikalisches Design und Energie zusammen, um den Erfolg beim ersten Tape-Out zu gewährleisten.
• Zusätzliche Aufgaben umfassen die Unterstützung von STA, physikalischen, Energie- und logischen Analysen für DFT-Modi sowie die Zusammenarbeit mit Testingenieuren, um Testvektoren auf Silizium zu bringen.

Minimum Qualifications

• Abschluss in Elektrotechnik, Informatik oder einem verwandten Bereich.
• Solides Wissen über branchenübliche DFT-Praktiken, einschließlich ATPG, JTAG, MBIST und den Abwägungen zwischen Testqualität und Testzeit.
• Erfahrung in Verilog und/oder VHDL, mit praktischer Erfahrung im Umgang mit Simulatoren und Wellenform-Debugging-Tools.
• Erfahrung in der Entwicklung von DFT-Spezifikationen und der Umsetzung von DFT-Architekturen und -Methoden für Designs.
• Nachgewiesenes Verständnis von Designverifikationsmethoden (DV) zur Validierung der DFT-Implementierung in Simulationen vor dem Silizium.
• Kenntnisse in einer Skriptsprache wie Python, TCL oder Perl, einschließlich Vertrautheit oder Kompetenz im Einsatz generativer KI-Tools zur Beschleunigung von Skripting- und Ingenieur-Workflows.
• Fähigkeit, fließend Englisch zu sprechen und zu schreiben, einschließlich der klaren Ausdrucksweise komplexer technischer Konzepte.

Preferred Qualifications

• Erfahrung in der Entwicklung von DFT-Spezifikationen und der Umsetzung von DFT-Architekturen und -Methoden für Designs.
• Nachgewiesenes Verständnis von Designverifikationsmethoden (DV) zur Validierung der DFT-Implementierung in Simulationen vor dem Silizium.
• Erfahrung im Debuggen komprimierter ATPG-Muster, MBIST und JTAG/1500-bezogener Probleme.
• Erfahrung in der Entwicklung und Analyse von STA-Beschränkungen für DFT-Modi sowie SDF-Simulationen.
• Fähigkeit, Experimente während des Silizium-Debugs durchzuführen, Daten zu sammeln und zu analysieren sowie Skripting zur Unterstützung einer effizienten Handhabung von ATE-Daten zu nutzen.
• Ausgezeichnete Problemlösungs- und Kommunikationsfähigkeiten.
• Erfahrung im großen SoC-Design oder in der Verifikation.