Electronic-Photonics IC Mask Data Preparation & GDS Data Integration Engineer

Wir suchen einen erfahrenen Electronic-Photonics IC Mask Data Preparation & GDS Data Integration – SMTS, der die technische Verantwortung für den gesamten Tape-Out-Prozess übernimmt – von der GDS-Datenbankintegration und der Maskendatenvorbereitung über die Maskenfreigabe, das erste Silizium-Setup bis hin zur Unterstützung nach dem Tape-Out.

In dieser Rolle werden Sie die EIC+PIC DfX-Ko-Integration (Design for Funktionalität, Fertigung, Test, Verpackung und Zuverlässigkeit) auf einer 300 mm Graphen-Photonik-Plattform vorantreiben und sicherstellen, dass eine nahtlose Abstimmung zwischen Design-, Fertigungs-, Test- und Verpackungsanforderungen während des Entwicklungszyklus gewährleistet ist.

Verantwortlichkeiten

• Übernahme des gesamten Tape-Out-Prozesses einschließlich Masken-GDS/MDP-Integration, DRC/LVS/ERC-Verifizierung, endgültige Maskenfreigabe und Regeldatei-Wartung für PIC-EIC-Integration und neue Prozessknoten.
• Leitung der GDS- und Reticle-to-Fab-Lieferung, formale Maskenfreigabeaktivitäten und Sicherstellung, dass alle Schichten, Formate und Datenstrukturen den Fab-Spezifikationen entsprechen.
• Vorantreiben der DFM- und DFT-Integration durch Ertragsoptimierung, Hotspot-Minderung, Layout-Optimierung und Implementierung von Scan-Ketten, Testpads und optischen Probestrukturen innerhalb von GDS.
• Entwurf und Integration spezieller GDS-Strukturen einschließlich Kerf, Dichtungsring, Rahmen, Scanner-Markierungen, Metrologie- und PCM-Strukturen, ESD-Schutzlayouts und RDL-Verpackungsschnittstellen.
• Agieren als primäre Schnittstelle zwischen Maskenwerkstätten, Foundry-Lithographie-/Metrologieteams, EDA-Anbietern und funktionsübergreifenden analogen, digitalen, verpackenden und zuverlässigen Teams in globalen Regionen.
• Wartung der GDS-Versionierung und Archivierung von Audit-Trails sowie Unterstützung bei der ersten Silizium-Debugging, layoutbasierten Fehleranalyse und kontinuierlichen Verbesserung der MDP-Best Practices.

Qualifikationen

• MS oder PhD in Elektrotechnik, Physik oder einem verwandten Bereich mit mehr als 5 Jahren Erfahrung im Tape-Out von Halbleitern oder Photonik, Layout-Integration und Maskendatenvorbereitung (MDP).
• Starke Expertise in GDSII/OASIS, DRC/LVS/ERC-Verifizierungsabläufen und branchenüblichen Tools wie Calibre und Synopsys ICV, einschließlich MDP-Jobdeck-Autorenschaft und JDV (Jobdeck-Ansicht).
• Praktische Erfahrung mit Produktions-Tape-Out-Abläufen einschließlich DFM, DFT, ESD, Dichtungsring/Kerf und RDL-Layout-Implementierung.
• Vertrautheit mit OPC-Abläufen für fortschrittliche Photonik- oder CMOS-Knoten und Erfahrung in der Koordination mit Maskenwerkstätten und Foundry-Partnern.
• Erfahrung mit photonischen IC-Technologien (Si, SiN usw.), Graphen- oder 2D-Materialintegration, RF-Photonik oder photonisch/electronische Co-Design-EDA-Tools wie Cadence EPIC oder Lumerical wird als Vorteil angesehen.
• Hintergrund in Maskenwerkstätten oder EDA-Softwareumgebungen (z. B. Synopsys, Siemens, Cadence, Toppan, Photronics, Compugraphics, Tekscend) ist sehr wünschenswert.

Vorteile

Ihre Gesundheit und Zukunft sind wichtig. Wir bieten ein umfassendes Leistungspaket mit hervorragender Versicherung, Altersvorsorge und virtuellen Aktienoptionen für Ihre mentale, körperliche und finanzielle Gesundheit.