ASIC Physical Design Engineer (analog upper tariff / PC05, f/m/div.)

In unserem Dresdner ASIC-Entwicklungszentrum entwerfen wir ASICs für Bosch Sensortec. In dieser Rolle sind Sie verantwortlich für die physische Implementierung komplexer digitaler Designs innerhalb von Mixed-Signal SoC ASICs für Verbraucheranwendungen.

Aufgaben:

• Sie arbeiten in interdisziplinären Teams und übernehmen die Verantwortung für den gesamten RTL2GDS-Fluss, einschließlich Synthese, Platzierung & Routing, physischer Designverifikation und Testbarkeit.
• Sie helfen sicherzustellen, dass IC-Designs "beim ersten Mal richtig" sind, indem Sie robuste Timing-Bedingungen für die Synthese generieren und leistungsstarke Sign-off-Prüfungen wie Logik-Äquivalenzprüfung (LEC) und statische Timing-Analyse (STA) auf der obersten Ebene durchführen.
• Sie gewährleisten die Stromintegrität durch die Durchführung von Elektromigration (EM) und IR-Drop-Analysen sowie die Produktqualität durch automatische Testmustererzeugung (ATPG).
• Sie verstehen die Designanforderungen, leiten Einschränkungen ab, erstellen physische Implementierungen auf Gatterebene, überprüfen die Timing-Anforderungen auf Post-Layout-Netzlisten und erstellen Dokumentationen gemäß dem Design.
• Sie arbeiten eng mit den Architektur-, Digital-, Layout- und Analogteams zusammen.
• Sie unterstützen uns bei der kontinuierlichen Verbesserung unserer Physikalischen Designmethodik, des Flusses und der Verifikationsstrategien.

Profil:

• Persönlichkeit: Starker Problemlösungsansatz mit einem hohen Maß an technischer Neugier und dem Antrieb, an der Spitze der Technologien im Bereich physisches Design zu bleiben.
• Arbeitsweise: Unabhängiger, detailorientierter und qualitätsbewusster Arbeitsstil mit starken Teamkooperationsfähigkeiten in komplexen Projektumgebungen.
• Erfahrung: 3 bis 5 Jahre+ Branchenerfahrung oder ein passender PhD sind erforderlich; hohe Expertise in modernen EDA-Tools für physisches Design, vorzugsweise in den Toolchains von Synopsys und Ansys; starke Erfahrung in Methoden zur physischen Designverifikation (z.B. statische Timing-Analyse, EM/IR-Drop-Analyse) in fortschrittlichen Technologie-Knoten; tiefes Verständnis von Low-Power-Strategien (Clock Gating, Power Gating, UPF); versiert in der Integration von DfT (Design-for-Test)-Funktionen für Scan-Tests mit ausreichender Abdeckung; fundierte Kenntnisse in Skript- und Programmiersprachen wie TCL und Python; Grundkenntnisse in Verilog/VHDL-Hardwarebeschreibungssprachen sind von Vorteil.
• Sprachen: Fließend in Englisch; zusätzliche Sprachkenntnisse sind von Vorteil.
• Bildung: Abschluss (Dipl.-Ing./M.Sc./PhD) in Elektrotechnik oder einem verwandten Bereich mit herausragenden akademischen Ergebnissen.