Principal Design Engineer

Bei Cadence stellen wir Führungskräfte und Innovatoren ein und entwickeln sie, die einen Einfluss auf die Welt der Technologie ausüben möchten. Cadence ist ein führendes Unternehmen im Bereich des elektronischen Designs und baut auf mehr als 30 Jahren Erfahrung in der rechnergestützten Software auf. Das Unternehmen wendet seine zugrunde liegende Strategie des Intelligent System Design an, um Software, Hardware und IP bereitzustellen, die Designkonzepte in die Realität umsetzen.

Wir suchen einen außergewöhnlichen Principal Digital Design Engineer, der sich der Performance Solutions Group (PSG) anschließt. Der Kandidat wird zur Entwicklung komplexer, hochleistungsfähiger Halbleiterdesigns beitragen. Sie werden Teil eines multidisziplinären Ingenieurteams sein, das RTL für fortschrittliche SoCs und Siliziumplattformen entwickelt und integriert.

Hauptverantwortlichkeiten:

• Entwerfen, implementieren und integrieren von qualitativ hochwertigem, synthetisierbarem RTL mit SystemVerilog.
• Architektonische Spezifikationen in robuste, effiziente Mikroarchitekturen und RTL-Implementierungen übersetzen.
• Mit Architekten und leitenden Ingenieuren zusammenarbeiten, um funktionale und Leistungsanforderungen zu verstehen.
• RTL entwickeln, das Anforderungen an Leistung, Energieverbrauch, Fläche und Funktionalität erfüllt.
• Teilnahme an RTL-Design-Reviews und Beitrag zu Designmethodik und Codierungsstandards.
• Entwickeln und Pflegen von Testumgebungen auf Unit- und Blockebene in Zusammenarbeit mit Verifikationsteams.
• Funktionale Probleme mithilfe von Simulation, Wellenformanalyse, Assertions und anderen Verifikationstools debuggen.
• Mit Verifikationsteams zusammenarbeiten, um RTL-Designprobleme zu identifizieren, zu reproduzieren und zu lösen.
• Mit physikalischen Designingenieuren zusammenarbeiten, um Timing-, Flächen-, Leistungs- und Implementierungsbeschränkungen zu verstehen und anzugehen.
• Unterstützung bei Synthese, Timing-Analyse, Linting, CDC-Analyse und anderen Qualitätssicherungsprüfungen im Frontend.
• Beitrag zur Integration intern entwickelter und drittanbieter IP.
• Dokumentation von Designentscheidungen, Schnittstellen, Mikroarchitekturen, Implementierungsdetails und Reviews innerhalb des PSG-Qualitätsmanagementsystems (QMS).
• Beitrag zur kontinuierlichen Verbesserung von RTL-Methoden, Automatisierung und Entwicklungsabläufen.
• Zusammenarbeit mit leitenden Ingenieuren zur Entwicklung von Lösungen für herausfordernde Kunden- und interne Siliziumprobleme.

Technischer Umfang:

• SystemVerilog RTL SoC und Subsystemdesign
• CPU, GPU, AI/ML, Netzwerk oder andere Hochleistungsrechenarchitekturen
• Steuerlogik und Datenpfade
• Speicherinterfaces und -controller
• Hochgeschwindigkeitsinterfaces
• Uhren- und Rücksetzarchitekturen
• AMBA-Protokolle wie AXI, AHB und APB
• IP-Integration
• Niedrigstromdesigntechniken
• Assertions und formale Verifikation
• RTL-Synthese und -Optimierung
• Statische Analyse, Lint und CDC
• Leistungs- und Energieoptimierung
• RTL-zu-Gates-Implementierungsflüsse

Erforderliche Qualifikationen:

• Abschluss als Bachelor oder Master in Elektrotechnik, Computertechnik oder einem verwandten Fachgebiet.
• Über 10 Jahre relevante RTL/ASIC-Design-Erfahrung.
• Beherrschung von Verilog oder SystemVerilog.
• Verständnis von digitalem Logikdesign und synchronen Designprinzipien.
• Erfahrung in der Entwicklung synthetisierbaren RTL für ASIC- oder FPGA-Implementierungen.
• Vertrautheit mit Simulation und RTL-Debugging.
• Verständnis gängiger SoC-Schnittstellen und -Protokolle.
• Grundlegendes Verständnis von Synthese, Timing und physikalischen Implementierungsüberlegungen.
• Fähigkeit, komplexe technische Probleme zu analysieren und praktische Lösungen zu entwickeln.
• Starke schriftliche und mündliche Kommunikationsfähigkeiten.
• Fähigkeit, effektiv innerhalb eines multidisziplinären Ingenieurteams zu arbeiten.
• Fähigkeit, effektiv mit Kunden zu kommunizieren.

Was Erfolg bedeutet:

• Robustes RTL liefern. Entwickeln Sie sauberes, wartbares, synthetisierbares RTL, das funktionale und Leistungsanforderungen erfüllt.
• Über das RTL hinausdenken. Verstehen, wie Designentscheidungen Verifikation, Synthese, Timing, Leistung, Fläche und letztendlich Silizium beeinflussen.
• Probleme unabhängig lösen. Übernehmen Sie Verantwortung für zugewiesene Blöcke und Probleme, während Sie wissen, wann Sie Hilfe von erfahreneren Ingenieuren suchen sollten.
• Zusammenarbeit. Starke Arbeitsbeziehungen zu Architekten, Verifikation, physikalischem Design und anderen Silicon Engineering-Teams aufbauen.
• Schnell lernen. Entwickeln Sie Expertise in neuen Architekturen, Technologien, Methoden und Cadence-Tools, während sich Projekte weiterentwickeln.
• In technische Führungspositionen wachsen. Entwickeln Sie die Tiefe und Breite, die erforderlich sind, um Verantwortung für zunehmend komplexe Blöcke zu übernehmen und schließlich technische Bereiche innerhalb der Silicon Engineering-Organisation zu leiten.

Warum dem PSG-Team beitreten?

Dies ist eine Gelegenheit, an der Schnittstelle zwischen fortschrittlicher Halbleitertechnologie, EDA und echtem Silizium zu arbeiten. Sie werden an Problemen arbeiten, die oft an den Grenzen dessen liegen, was aktuelle Designmethoden und -technologien erreichen können, und mit einigen der weltweit führenden Halbleiterunternehmen und Technologiepartnern zusammenarbeiten. Anstatt auf ein einzelnes Produkt oder eine Phase des Designflusses beschränkt zu sein, haben Sie die Möglichkeit, den gesamten Weg von Technologie und Methodik bis hin zu funktionierendem Silizium zu beeinflussen. Wenn Sie ein Ingenieur sind, der die schwierigsten Siliziumprobleme der Branche lösen möchte – und sehen möchte, wie diese Lösungen zu realen Produkten werden – dann ist dies das Team für Sie.

Zusätzliche Informationen:

Cadence setzt sich für Chancengleichheit und Beschäftigungsgleichheit auf allen Ebenen der Organisation ein. Wir bemühen uns, einen qualifizierten und vielfältigen Bewerberpool zu gewinnen und Vielfalt und Inklusion am Arbeitsplatz zu fördern.