RISC-V CPU Architect/RTL Lead

Leiten Sie die Auswahl, Entwicklung und Integration von RISC-V CPU-Kernen.

Über JDWK Inc.: JDWK wurde mit dem Ziel gegründet, die Zeit und Ressourcen, die für das Design moderner VLSI-Systeme benötigt werden, durch intelligente und hochgradig konfigurierbare Automatisierung drastisch zu reduzieren. Wir arbeiten mit Kunden vom Konzept bis zum Tapeout, um perfektes Silizium zu einem Bruchteil der Kosten traditioneller Design-Dienstleistungen zu liefern, während wir unsere Software kontinuierlich verbessern und weiterentwickeln, um die Ausführung zu optimieren.

Wir sind ein kleines, schnelllebiges Team, das RISC-V-basierte SoCs entwickelt und Automatisierungstools entwickelt, die das Design von maßgeschneidertem Silizium zugänglicher machen. Unsere Mission ist es, tiefes Hardware-Design-Know-how mit modernen softwaregesteuerten Methoden zu kombinieren. Wir suchen einen CPU RTL Lead, der die Verantwortung für unsere RISC-V-Kernentwicklung übernimmt — jemand, der die Landschaft der Open-Source-CPU-Designs versteht, ihre Stärken und Schwächen kennt und einen erstklassigen benutzerdefinierten Kern entwerfen und implementieren kann, der auf unsere Anwendungs- und Toolchain-Ziele optimiert ist.

Rollenübersicht: Als CPU RTL Lead treiben Sie das Design und die Implementierung eines RISC-V-Prozessor-Kerns voran — von der Hocharchitektur bis hin zu synthesizable RTL. Sie bewerten bestehende Open-Source-Kerne, definieren architektonische Kompromisse und implementieren neue Funktionen oder benutzerdefinierte Erweiterungen nach Bedarf. Sie etablieren und überwachen auch Verifikations-, Synthese- und Leistungsanalyse-Workflows für das CPU-Subsystem. Diese Rolle kombiniert praktische RTL-Designarbeit, Mikroarchitekturdefinition und technische Führung in einem Startup-Umfeld, in dem Ihre Arbeit direkt unseren Silizium-Fahrplan prägen wird.

Hauptverantwortlichkeiten:

• Verantwortung für die Mikroarchitektur und RTL-Implementierung der RISC-V CPU, einschließlich Pipeline, ISA-Erweiterungen und Schnittstellen.
• Bewertung und Vergleich von Open-Source-RISC-V-Kernen (z.B. Rocket, BOOM, CVA6, Ibex usw.), Bewertung von Leistung, Skalierbarkeit und Designqualität.
• Architektur von Verbesserungen oder neuen Kernen, die auf spezifische Anwendungsdomänen und systemweite Anforderungen zugeschnitten sind.
• Entwicklung und Pflege von qualitativ hochwertigem, synthesizable RTL in SystemVerilog oder Verilog.
• Definition der Verifikationsstrategie und Zusammenarbeit bei UVM, formaler oder FPGA-basierter Validierung des Kerns.
• Optimierung für PPA (Performance, Power, Area) Ziele durch mikroarchitektonisches Tuning und Syntheserückmeldungen.
• Enge Zusammenarbeit mit SoC-, Speicher- und Firmware-Teams, um eine nahtlose Integration des CPU-Subsystems sicherzustellen.
• Festlegung und Pflege von Codierungsstandards, Linting und kontinuierlichen Integrationsabläufen für RTL und Verifikation.
• Mentoring von Ingenieuren und Unterstützung beim Aufbau eines kleinen, aber leistungsstarken Front-End-Designteams.

Anforderungen:

• 7+ Jahre Erfahrung im RTL-Design, einschließlich mindestens eines CPU- oder DSP-Kernentwicklungsprojekts von Konzept bis Silizium.
• Tiefes Verständnis der CPU-Mikroarchitektur, einschließlich Pipelines, Branch-Prediction, Hazards, Caches, MMUs und Takt-/Stromdomänen.
• Starkes Wissen über die RISC-V ISA, Privilegienarchitektur und optionale Erweiterungen.
• Praktische Erfahrung mit mindestens einem Open-Source-RISC-V-Kern, wie Rocket, CVA6 (Ariane), Ibex oder BOOM.
• Fähigkeit zur Analyse und Verbesserung von Open-Source-Designs, wobei architektonische und verifikationstechnische Kompromisse erkannt werden.
• Beherrschung von SystemVerilog/Verilog RTL-Design, Simulation und Synthese.
• Erfahrung mit EDA-Tools (Synopsys, Cadence oder Open-Source-Workflows) für Synthese und Linting.
• Solides Verständnis von Verifikationsmethoden (UVM, formale Verifikation oder eingeschränkt zufällige Tests).
• Starke Kommunikations- und bereichsübergreifende Zusammenarbeit.
• Komfortable Arbeit in einem Startup-Umfeld — praktisch, selbstgesteuert und einfallsreich.

Bevorzugte Qualifikationen:

• Vertrautheit mit Chisel, SpinalHDL oder TL-Verilog.
• Erfahrung mit Leistungsmodellierung oder zyklusgenauen Simulationsframeworks.
• Hintergrund in FPGA-Prototyping oder Hardware-/Software-Co-Simulation.
• Beiträge zu Open-Source-RISC-V- oder Hardwareprojekten.
• Erfahrung in der Leitung oder Mentoring kleiner Designteams.

Was wir bieten:

• Die Möglichkeit, die CPU-Architektur für nächste Generation RISC-V SoCs zu leiten.
• Eine Rolle mit hohem Einfluss, tiefem technischem Eigentum und kreativer Freiheit.
• Kollaborative Kultur mit starkem Ingenieurfokus und minimaler Bürokratie.
• Flexible Arbeitsbedingungen und wettbewerbsfähige Vergütung und Leistungen.

Gehalt: 225.000 - 300.000 USD pro Jahr.