Ellisys in Geneva, Switzerland, seeks a highly analytical engineer with a strong programming background in VHDL or Verilog to join our protocol analysis team. You will design software components for protocol analyzers and testers, and handle large data sets with efficient processing.
Candidates should have high-speed logic design experience, familiarity with Xilinx toolchains, and knowledge of USB, Bluetooth or Wi‑Fi protocols.
#J-18808-Ljbffr
FPGA Design Engineer (VHDL/Verilog) - High-Speed Protocols in Genf Arbeitgeber: Ellisys
Als führender Anbieter von Technologielösungen in Genf, Schweiz, bietet unser Unternehmen eine inspirierende Arbeitsumgebung, die Kreativität und Teamarbeit fördert. Wir legen großen Wert auf die berufliche Weiterentwicklung unserer Mitarbeiter und bieten zahlreiche Schulungs- und Aufstiegsmöglichkeiten. Mit einem dynamischen Team und der Möglichkeit, an innovativen Projekten zu arbeiten, sind wir der ideale Arbeitgeber für talentierte Ingenieure, die sich in der Welt der digitalen und analogen Schaltungen verwirklichen möchten.
