Sr Staff Analog Design Engineer

Empower Semiconductor, mit Sitz im Silicon Valley, treibt die KI-Revolution mit seiner FinFast™-Technologie voran, indem es den Energieverbrauch und die Gesamtkosten von Rechenzentren reduziert. Die transformierenden integrierten Spannungsregler liefern skalierbare Energie auf Abruf mit der Geschwindigkeit, Präzision und Signalintegrität, die von KI-Prozessoren benötigt werden. Die Architektur des Energiemanagements von Empower verkleinert den Lösungsfußabdruck, die Höhe und die Anzahl der Komponenten und erreicht eine vertikale Energieversorgung mit beispielloser Energiedichte und Effizienz.

Rollenübersicht

Um das Team in München zu erweitern, suchen wir einen erfahrenen Analog Design Engineer, der zur Entwicklung von Hochleistungs-Power-Management-ICs in fortschrittlichen CMOS-Knoten beiträgt. In dieser Rolle arbeiten Sie eng mit einem Team von Schaltungsdesignern zusammen, um hochdichte, ultraeffiziente Schaltungsimplementierungen zu liefern, die aggressive Leistungs- und Größenziele erfüllen.

Der ideale Kandidat hat mehr als 10 Jahre praktische Erfahrung im Analog-IC-Design (oder mehr als 5 Jahre Erfahrung im Power-IC- und DC/DC-Design), tiefgehende Expertise in benutzerdefinierten IC-Entwicklungsabläufen von der Definition bis zum Layout und zur Siliziumbewertung und gedeiht in einer startup-ähnlichen, hochverantwortlichen Kultur.

Hauptverantwortlichkeiten

• Leitung der technischen Machbarkeit innovativer Architekturen für IP-Makroblöcke innerhalb von Power-ICs, d.h. Leistungsstufen, Treiber und verschiedene Subsysteme (Steuerung, Diagnostik, Überwachung, Telemetrie, Spannungs-/Strom-/Zeitreferenzen, interne Versorgungen usw.).
• Erforschen, Vergleichen und Ableiten von KPIs und erreichbaren Spezifikationen für verschiedene architektonische und prozesstechnologische Optionen mittels mathematischer/Vorhersagemodelle, Schaltkreis-Modellen, bestehenden Designs und/oder Laborevaluierungsdaten.
• Praktisches Design von analogen/mischsignaligen IP-Makroblöcken in planar und FinFET-Technologien. Leitung und Verantwortung für Design, Vor- und Nachlayout-Verifizierung (Block- und Top-Level), Spezifikationskonformitätsmatrix, Verhaltensmodellierung, Layout-Implementierung, Dokumentation.
• Bereitstellung von Anleitung, Überprüfungen und CAPA für die IP-Ebene Floorplan- und Layout-Implementierung von analogen/mischsignaligen Blöcken, mit Augenmerk auf Abgleich, Abschirmung, Routing, parasitäre Effekte, Elektromigration, DFM, Flächenoptimierung usw.
• Durchführung von Layout-parasitärer Extraktion und nachgelagerten, zurückannotierten Simulationen.
• Interaktion mit dem IC-Design-Leiter und den Entwicklungsteams, um eine reibungslose IP-Integration in das IC-Top-Level zu ermöglichen.
• Zusammenarbeit mit Ingenieurteams außerhalb des Analogdesigns (d.h. passives Design, Verpackungsdesign, digitales Design, Verifizierung) für die relevanten IP-Makroblöcke.
• Unterstützung des Laborevaluationsteams und/oder Übernahme der Verantwortung für die Validierung des entworfenen IP-Makroblocks im Silizium, wie erforderlich.
• Unterstützung der Testtechnik- und Betriebsteams bei der Produktcharakterisierung und -qualifizierung.
• Koordination der Aufgaben von Junior-Kollegen oder externen Subunternehmern: Verteilung, Überwachung, Überprüfung, Verbesserung der Arbeitsqualität.

Qualifikationen

• MS in Elektrotechnik mit mehr als 5 Jahren Erfahrung im Power-IC-Design oder mehr als 10 Jahren im Analog/Mischsignal-IC-Design.
• Expertenkenntnisse in Cadence Virtuoso und Simulationswerkzeugen.
• Starkes Verständnis von analogen/mischsignaligen Design- und Layouttechniken: CMOS-Prozesstechnologie-Herstellung, Offset, Rauschen, Effizienz, Stromdichte, ESD, Zuverlässigkeit, Test & Trim, Thermik.
• Starkes Verantwortungsbewusstsein; in der Lage, unabhängig und kollaborativ in einem Teamumfeld zu arbeiten, einschließlich standortübergreifender Zusammenarbeit (d.h. USA und andere Standorte).
• Erfahrung mit praktischer parasitärer Analyse, nachgelagerter Schaltungssimulation und parasitärer Optimierung ist erforderlich.
• Ausgezeichnete Kommunikationsfähigkeiten (mündlich, schriftlich) mit der Fähigkeit, komplexe technische Themen einfach und effektiv zu präsentieren, wenn nötig, sowie die Fähigkeit, in technische Details einzutauchen, wenn erforderlich.
• Erfahrung in der Validierung von IPs im Labor-Silizium innerhalb von PMIC / Power ICs ist wünschenswert.