Design Verification Lead

Erstellen, Ausführen und Pflegen einer Designverifikationsumgebung für die Entwicklung eines RISC‑V-basierten SoC.

Wir sind ein kleines, schnelllebiges Team, das RISC‑V-basierte SoCs und die Softwareinfrastruktur zur Automatisierung des Chipdesigns entwickelt.

Rollenübersicht

Als Design Verification Engineer werden Sie die SoC- und CPU-Verifikationsumgebung entwerfen, implementieren und pflegen. Sie entwickeln die Testbench-Infrastruktur, schreiben Testszenarien und Abdeckungsmodelle und integrieren Regression und kontinuierliche Verifikation in unseren CI-Flow. Sie arbeiten eng mit RTL-Designern, FPGA-Ingenieuren und Softwareentwicklern zusammen, um sicherzustellen, dass der gesamte Hardware-Software-Stack sowohl auf Simulations- als auch auf Systemebene verifiziert wird.

Hauptverantwortlichkeiten

• Verantwortung für die Verifikationsumgebung für die RISC‑V-CPU und SoC, von der Architektur bis zur Ausführung.
• Entwicklung und Pflege der UVM/SystemVerilog- oder gleichwertigen Testbench-Infrastruktur für die Block- und SoC-Verifikation.
• Entwurf von eingeschränkt-zufälligen, gerichteten und abdeckungsgetriebenen Tests zur Validierung der funktionalen Korrektheit, Leistung und Randfälle.
• Integration von Verifikationsflüssen in CI/CD-Pipelines für automatisierte und kontinuierliche Regressionstests.
• Zusammenarbeit mit Designingenieuren zur Identifizierung von Testanforderungen, Implementierung von Prüfern und Hinzufügen von Assertions.
• Überwachung der Verifikationsabdeckungsmetriken und Förderung des Abschlusses.
• Nutzung von FPGA-Prototyping für beschleunigtes Testen, Firmwarevalidierung und Hardware/Software-Co-Verifikation.
• Zusammenarbeit mit Software- und Systemteams zur Entwicklung von Testfirmware, Diagnosetools und Inbetriebnahmetests.
• Dokumentation von Methoden und Unterstützung bei der Etablierung von Best Practices für Verifikationsautomatisierung und Infrastruktur.

Anforderungen

• 5+ Jahre Erfahrung in der ASIC/SoC-Designverifikation, einschließlich mindestens eines vollständigen Projektzyklus von der Umgebungsaufstellung bis zum Tapeout.
• Starke Kenntnisse in SystemVerilog/UVM oder gleichwertigen Methoden für die Testbench-Entwicklung.
• Praktische Erfahrung in der Verifikation von RISC‑V oder anderen CPU-Kernen, Speichersubsystemen und On-Chip-Interconnects.
• Kenntnisse in Simulations-, Abdeckungs- und Debugging-Tools (z.B. VCS, Xcelium, Questa).
• Erfahrung in der Entwicklung und Verwaltung von Regression- und CI-Flows (Jenkins, GitLab CI oder ähnlich).
• Fähigkeit, mit Python, Tcl oder Shell-Skripting zu skripten und zu automatisieren.
• Kenntnisse in FPGA-basierter Verifikation und Inbetriebnahme.
• Verständnis der softwarebasierten Validierung (z.B. Ausführen von Firmware oder Bare-Metal-Tests auf Emulation oder FPGA).
• Starke analytische und Debugging-Fähigkeiten, mit einem Auge fürs Detail und einer proaktiven Denkweise.
• Komfortables Arbeiten in einer Startup-Umgebung, mit der Fähigkeit, mehrere Verantwortlichkeiten und sich ändernde Prioritäten zu bewältigen.

Bevorzugte Qualifikationen

• Vertrautheit mit der RISC‑V-Architektur und Open-Source-Kernen (Rocket, CVA6, Ibex usw.).
• Erfahrung mit formalen Verifikationstools und Eigenschaftsprüfung.
• Einblick in Co-Simulation oder virtuelle Plattformumgebungen (z.B. Verilator + QEMU).
• Verständnis der Verifikation von Hardware/Software-Schnittstellen, einschließlich Interrupt-, DMA- und Peripherievalidierung.
• Beiträge zu Open-Source-Verifikationsframeworks oder RISC‑V-Community-Projekten.

Was wir bieten

• Die Möglichkeit, die Verifikationsstrategie und -infrastruktur für ein komplettes RISC‑V SoC zu übernehmen.
• Eine breite und herausfordernde Rolle an der Schnittstelle von Hardware, Software und Automatisierung.
• Hohe Sichtbarkeit und technischen Einfluss in einem kleinen Expertenteam.
• Flexible Arbeitsbedingungen und PTO.
• Wettbewerbsfähige Vergütung und Leistungen.

Gehalt: 225.000 - 300.000 USD pro Jahr