RISC-V CPU Architect/RTL Lead

Leiten Sie die Auswahl, Entwicklung und Integration von RISC-V CPU-Kernen.

Über JDWK Inc.: JDWK wurde mit dem Ziel gegründet, die Zeit und Ressourcen, die für das Design moderner VLSI-Systeme benötigt werden, durch intelligente und hochgradig konfigurierbare Automatisierung drastisch zu reduzieren. Wir arbeiten mit Kunden vom Konzept bis zum Tapeout, um perfektes Silizium zu einem Bruchteil der Kosten traditioneller Design-Dienstleistungen zu liefern, während wir unsere Software kontinuierlich verbessern und weiterentwickeln, um die Ausführung zu optimieren.

Wir sind ein kleines, schnelllebiges Team, das RISC-V-basierte SoCs entwickelt und Automatisierungstools entwickelt, die das Design von maßgeschneidertem Silizium zugänglicher machen. Unsere Mission ist es, tiefes Hardware-Design-Know-how mit modernen softwaregesteuerten Methoden zu kombinieren. Wir suchen einen CPU RTL Lead, der die Verantwortung für unsere RISC-V-Kernentwicklung übernimmt — jemand, der die Landschaft der Open-Source-CPU-Designs versteht, ihre Stärken und Schwächen kennt und in der Lage ist, einen erstklassigen benutzerdefinierten Kern zu entwerfen und zu implementieren, der auf unsere Anwendungs- und Toolchain-Ziele optimiert ist.

Als CPU RTL Lead werden Sie das Design und die Implementierung eines RISC-V-Prozessorkerns vorantreiben — von der Hocharchitektur bis hin zu synthesizable RTL. Sie werden bestehende Open-Source-Kerne bewerten, architektonische Kompromisse definieren und neue Funktionen oder benutzerdefinierte Erweiterungen nach Bedarf implementieren. Sie werden auch die Verifizierung, Synthese und Leistungsanalyse für das CPU-Subsystem etablieren und überwachen. Diese Rolle kombiniert praktische RTL-Designarbeit, Definition der Mikroarchitektur und technische Führung in einem Startup-Umfeld, in dem Ihre Arbeit direkt unseren Silizium-Fahrplan prägen wird.

• Besitzen Sie die RISC-V CPU Mikroarchitektur und RTL-Implementierung, einschließlich Pipeline, ISA-Erweiterungen und Schnittstellen.
• Bewerten und vergleichen Sie Open-Source RISC-V-Kerne (z.B. Rocket, BOOM, CVA6, Ibex usw.) hinsichtlich Leistung, Skalierbarkeit und Designqualität.
• Architekturen oder neue Kerne entwickeln, die auf spezifische Anwendungsdomänen und systemweite Anforderungen zugeschnitten sind.
• Hochwertiges, synthesizable RTL in SystemVerilog oder Verilog entwickeln und pflegen.
• Verifizierungsstrategie definieren und bei UVM, formaler oder FPGA-basierter Validierung des Kerns zusammenarbeiten.
• Optimieren Sie für PPA (Performance, Power, Area) Ziele durch mikroarchitektonisches Tuning und Syntheserückmeldungen.
• Eng mit SoC-, Speicher- und Firmware-Teams zusammenarbeiten, um eine nahtlose Integration des CPU-Subsystems sicherzustellen.
• Codierungsstandards, Linting und kontinuierliche Integrationsabläufe für RTL und Verifizierung etablieren und aufrechterhalten.
• Ingenieure betreuen und helfen, ein kleines, aber leistungsstarkes Front-End-Designteam aufzubauen.

• 7+ Jahre Erfahrung im RTL-Design, einschließlich mindestens eines CPU- oder DSP-Kernentwicklungsprojekts von Konzept bis Silizium.
• Tiefes Verständnis der CPU-Mikroarchitektur, einschließlich Pipelines, Branch-Prediction, Hazards, Caches, MMUs und Takt-/Leistungsdomänen.
• Starkes Wissen über die RISC-V ISA, Privilegienarchitektur und optionale Erweiterungen.
• Praktische Erfahrung mit mindestens einem Open-Source RISC-V-Kern, wie Rocket, CVA6 (Ariane), Ibex oder BOOM.
• Fähigkeit, Open-Source-Designs zu analysieren und zu verbessern, wobei architektonische und verifizierungstechnische Kompromisse erkannt werden.
• Beherrschung von SystemVerilog/Verilog RTL-Design, Simulation und Synthese.
• Erfahrung mit EDA-Tools (Synopsys, Cadence oder Open-Source-Flows) für Synthese und Linting.
• Solides Verständnis von Verifizierungsmethoden (UVM, formale Verifizierung oder eingeschränkt zufällige Tests).
• Starke Kommunikations- und bereichsübergreifende Zusammenarbeit.
• Komfortable Arbeit in einem Startup-Umfeld — praktisch, selbstgesteuert und einfallsreich.

• Vertrautheit mit Chisel, SpinalHDL oder TL-Verilog.
• Erfahrung mit Leistungsmodellierung oder zyklusgenauen Simulationsframeworks.
• Hintergrund in FPGA-Prototyping oder Hardware-/Software-Co-Simulation.
• Beiträge zu Open-Source RISC-V oder Hardwareprojekten.
• Erfahrung in der Leitung oder Mentoring kleiner Designteams.

• Die Möglichkeit, die CPU-Architektur für nächste Generation RISC-V SoCs zu leiten.
• Eine Rolle mit hohem Einfluss, tiefem technischem Eigentum und kreativer Freiheit.
• Kollaborative Kultur mit starkem Ingenieurfokus und minimaler Bürokratie.
• Flexible Arbeitsbedingungen und wettbewerbsfähige Vergütung und Leistungen.

Gehalt: 225.000 - 300.000 USD pro Jahr