Senior Engineer – Verification

Wir suchen einen talentierten und erfahrenen Ingenieur – Verifikation, der unser Engineering-Team verstärkt. In dieser Rolle sind Sie verantwortlich für die Entwicklung und Ausführung von Verifikationsstrategien für komplexe digitale Designs, um sicherzustellen, dass unsere Produkte die höchsten Qualitäts- und Zuverlässigkeitsstandards erfüllen. Sie arbeiten eng mit Design-, Architektur- und Softwareteams während des gesamten Produktentwicklungszyklus zusammen.

Hauptverantwortlichkeiten

• Entwicklung, Implementierung und Pflege von Verifikationsplänen, -methoden und -umgebungen für komplexe digitale und gemischte Signaldesigns.
• Enge Zusammenarbeit mit Design-, Architektur- und Softwareteams weltweit zur Definition von Verifikationsanforderungen und zur Lösung von Problemen.
• Fehlerbehebung und Analyse von Fehlern, enge Zusammenarbeit mit den Designteams zur Ursachenfindung und Problemlösung.
• Förderung der Einführung fortschrittlicher Verifikationstechniken wie UVM und assertionsbasierte Verifikation.
• Definition und Verfolgung von Abdeckungsmetriken zur Gewährleistung einer gründlichen Validierung der Designfunktionalität und -leistung.
• Überprüfung und Genehmigung von Verifikationslieferungen, einschließlich Testplänen, Testfällen und Abdeckungsberichten.
• Mentoring und technische Anleitung für Junior-Ingenieure, Förderung des technischen Wachstums und der besten Praktiken im Team.
• Kontinuierliche Bewertung und Implementierung neuer Werkzeuge, Abläufe und Technologien zur Verbesserung der Verifikationseffizienz und -wirksamkeit.
• Teilnahme an Designüberprüfungen und Bereitstellung von Expertenfeedback zur Testbarkeit und Verifikationsabdeckung.
• Kommunikation des Projektstatus, der Risiken und Ergebnisse an Stakeholder und das Management.

Anforderungen/Qualifikationen

• Abschluss (Bachelor oder Master) in Elektrotechnik, Computertechnik oder einem verwandten Bereich.
• 8-10 Jahre Berufserfahrung in der ASIC/FPGA-Verifikation oder einer ähnlichen Rolle.
• Starke Expertise in Verifikationsmethoden unter Verwendung von UVM und SystemVerilog Assertions (SVA).
• Starkes Verständnis von digitalem Design, Simulation und Debugging-Tools.
• Erfahrung mit Skriptsprachen (Python, Perl, Tcl) zur Automatisierung.
• Exzellente Problemlösungs- und analytische Fähigkeiten.
• Fähigkeit zur Zusammenarbeit in einem schnelllebigen, funktionsübergreifenden Umfeld.
• Frühere Erfahrung in der Mentoring und Entwicklung von Ingenieurtalenten.
• Exzellente schriftliche und mündliche Kommunikation in Englisch.

Bevorzugte Fähigkeiten

• Erfahrung mit gemischter Signalverifikation.
• Vertrautheit mit EDA-Tools von großen Anbietern (Synopsys, Cadence, Mentor).
• Kenntnis von Branchenstandards und -protokollen (PCIe, Ethernet, USB usw.).
• Erfahrung in sicherheitskritischen oder hochzuverlässigen Bereichen ist von Vorteil.

Warum uns beitreten?

• Arbeiten Sie an modernster Technologie mit einem talentierten und leidenschaftlichen Team.
• Gelegenheit, Verifikationsstrategien zu gestalten und die Produktqualität zu beeinflussen.
• Wettbewerbsfähiges Vergütungs- und Leistungspaket.
• Unterstützendes Umfeld für berufliches Wachstum und Karriereentwicklung.

Reisezeit 0% - 25%