Principal Digital Verification Engineer (mfd)

Ihre Aufgaben:

• Übernahme der Verantwortung für die Verifizierung von einem oder mehreren Submodulen, einschließlich Verifizierungs-IPs und Testbenches auf verschiedenen Integrationsstufen;
• Überprüfung, Verständnis und Diskussion der Anforderungen und Entwurfsspezifikationen von Subsystemen/Submodulen bei jedem neuen funktionalen oder technologischen Fortschritt;
• Zusammenarbeit mit dem Subsystemarchitekten und den Fachbereichsleitern zur Definition einer integrierten und konsistenten Verifizierungsstrategie;
• Zusammenarbeit mit den DV-Teamkollegen zur Aufschlüsselung der Strategie in Aktivitäten und Aufgaben sowie Unterstützung der Planungsaktivitäten durch Identifizierung von Aufwand und Prioritäten;
• Definition und Dokumentation von Metriken und der Methodik zur Bewertung des Abschlusses der Verifizierungskampagne;
• Unterstützung bei der Definition und den Spezifikationen von Testbench-Komponenten;
• Verfolgung und Dokumentation der gesamten Verifizierungsaktivität im Hinblick auf den angenommenen Prozess und die Anforderungen;
• Erstellung oder Aktualisierung der Verifizierungsspezifikationen und -berichte bei jeder Projektphasenüberprüfung;
• Interaktion mit Kollegen, HW- und SW-Designern sowie Systemingenieuren zur schnellen Analyse und Lösung von Problemen, Fehlern oder Unterstützungsanfragen;
• Beitrag zur Pflege und Dokumentation des digitalen Verifizierungsprozesses (DV) sowie zu Aktualisierungen oder Verbesserungen der Methodik des gesamten DV-Teams;
• Aktualisierung über die neuesten Verifizierungsmethoden und -tools durch Teilnahme an Kursen, Seminaren, Webinaren und Literatur.

Mögliche sicherheitsrelevante Aufgaben: Der erfolgreiche Kandidat kann für sicherheitsrelevante Aufgaben verantwortlich sein. Der Einsatz kann im Rahmen von Sicherheitszertifizierungen erfolgen, daher ist eine bewusste und zuverlässige Arbeitsweise erforderlich.

Ihr Profil:

• Universitätsabschluss (Master oder PhD) in Elektrotechnik/Elektronik, Informatik oder einem verwandten Bereich;
• Mindestens acht Jahre nachgewiesene Berufserfahrung in digitalem Design und Verifizierung;
• Schulungszertifikate in System Verilog und UVM-Methodik von EDA-Anbietern;
• Vertrautheit mit dem ASIC-/SoC-Designfluss und -prozess;
• Fortgeschrittene Kenntnisse der Verilog- und System Verilog-Sprachen (VHDL ist ein Plus);
• Nachgewiesene Erfahrung im Design und in der Entwicklung von Testbenches unter Verwendung der UVM-Methodik;
• Hohe Kompetenz in metrisch gesteuerten Verifizierungskonzepten, funktionaler und Codeabdeckung;
• Hohe Kompetenz in gerichteten und eingeschränkt zufälligen Methoden;
• Fortgeschrittene Kenntnisse formaler Verifizierungsmethoden und -behauptungen;
• Kompetenz in den für die Testfallentwicklung verwendeten Sprachen: bash/tcsh, tcl, Python und C;
• Gute Erfahrung mit zentralisierten Versionskontrollsystemen (z.B. SVN, GIT, Clearcase);
• Komfortabel in der Zusammenarbeit in einem technisch anspruchsvollen Team;
• Sehr gute mündliche und schriftliche Englischkenntnisse.

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