> DFT Architect

Verantwortlichkeiten:

• Definieren von DFT-Anforderungen mit Kunden und internen Projektteams in industriellen und automobilen Anwendungen
• Entwickeln von DFT-Spezifikationen und -konzepten basierend auf DFT-Anforderungen
• Architektur von Top- und Block-Level DFT-Lösungen für SoCs mit mehreren hierarchischen Partitionen und Mixed-Signal-IPs mit komplexen DFT- und ultra-niedrigen Leistungsanforderungen
• Implementierung von DFT-Lösungen auf Top- und Blockebene für großangelegte SoC-Designs, einschließlich Scan-Kompression, OCC, LBIST, Core Wrapping, MBIST, MBISR, IJTAG und Boundary Scan
• Analysieren und Lösen von Testbarkeitsproblemen
• Generieren und Simulieren von Testmustern
• Schreiben und Überprüfen von Timing-Bedingungen im Testmodus
• Zusammenarbeit mit dem physikalischen Designteam zur Behebung von Timing-Verletzungen, Signal-/Leistungsintegritätsproblemen usw.
• Arbeiten mit Testingenieuren, um Testmuster auf Silizium zu bringen und Ertragsprobleme oder fehlerhafte Muster zu debuggen
• Haupttreiber für kontinuierliche Verbesserungen unseres internen DFT-Flows und der Methodik
• Technischer Leiter der DFT-Ingenieure innerhalb von Projekten
• Mentoring und Anleitung von Junior-Ingenieuren

Anforderungen:

• Bachelor-/Master-Abschluss in Elektrotechnik, Informationstechnologie oder ähnlichem
• 10+ Jahre Erfahrung als DFT-Ingenieur
• Starkes Wissen über moderne DFT-Techniken und -konzepte wie: Scan-Test einschließlich Kompression, On-Chip-Taktsteuerungen, IEEE 1500 Core Wrapping, LBIST JTAG, Boundary Scan, iJTAG, AC gekoppelte JTAG
• Erfahrung in der Planung, Durchführung und Implementierung von DFT-Einfügungen und Validierungen für SoCs von der Konzeptphase bis zum Post-Silicon-Testing
• Tiefe Erfahrung mit branchenüblichen DFT-Tools von Synopsys, Siemens oder Cadence für Testeinfügung, Mustererzeugung und -verifizierung
• Starke Erfahrung in der Gate-Level-Simulation mit und ohne SDF
• Erfahrung in der Entwicklung und Verbesserung von DFT-Flows für branchenübliche DFT-Tools
• Erfahrung in Synthese und STA
• Sehr gute Programmierkenntnisse in TCL

Wünschenswerte Fähigkeiten:

• Kenntnisse in Hardware-Beschreibungssprachen (VHDL oder Verilog und SystemVerilog)
• Erfahrung oder Kenntnisse in SERDES, Analog-/Mixed-Signal-DFT-Techniken (wie IOBIST, Loop-Backs usw.)
• Erfahrung in der Post-Silicon-Musterumwandlung für Tester, Musterbereitstellung & Debugging, Siliziumcharakterisierung usw.
• Erfahrung mit DFT für fortschrittliche Speichertechnologien wie MRAM
• Erfahrung mit UPF und leistungsbewussten Simulationen
• Erfahrung mit DFT für funktionale Sicherheitsanwendungen, ISO26262
• Erfahrung oder Vertrautheit mit Backend-Chip-Design, Timing Closure, CDC-Flows

Standort: Frankfurt/Main, Deutschland

Beschäftigungsart: Vollzeit (bis zu 40 Stunden pro Woche)

Über uns: Racyics ist Europas führender Dienstleister für das Design von Mixed-Signal-System-on-Chip und schlüsselfertige Dienstleistungen in fortschrittlichen Technologien. Wir bieten professionelle analoge, digitale und Mixed-Signal-Design-Dienstleistungen, die auf die Bedürfnisse der Kunden zugeschnitten sind, mit Fokus auf die Realisierung komplexer System-on-Chips in führenden Technologie-Knoten. Unser Team von mehr als 100 Mitarbeitern deckt den gesamten Chip-Design-Prozess bis hin zur Entwicklung der Systemarchitektur ab. Racyics arbeitet für große deutsche und internationale semi-kundenspezifische Unternehmen sowohl als Dienstleister als auch in kollaborativen Partnerschaften. Arbeiten bei Racyics bringt viele Vorteile mit sich, darunter flexible Arbeitszeiten, mobiles Arbeiten, einen finanziellen Beitrag zu Ihren Kinderbetreuungskosten und großartige Teamevents.

Kontakt: Senden Sie uns eine E-Mail mit Ihrem Lebenslauf, einschließlich Ihrer Zertifikate, Transkripte usw. im Anhang. Bitte beachten Sie, dass wir nur Anhänge im PDF-Format berücksichtigen können.