Principal Engineer, Systems Design Engineering

Sandisk versteht, wie Menschen und Unternehmen Daten konsumieren, und wir innovieren unermüdlich, um Lösungen zu liefern, die den heutigen Bedürfnissen und den nächsten großen Ideen von morgen gerecht werden. Mit einer reichen Geschichte bahnbrechender Innovationen in Flash- und fortschrittlichen Speichertechnologien sind unsere Lösungen das Herzstück der digitalen Welt, in der wir leben und die wir gestalten können.

Sandisk trifft Menschen und Unternehmen an der Schnittstelle ihrer Bestrebungen und des Moments und ermöglicht es ihnen, weiterzumachen und Möglichkeiten voranzutreiben. Wir tun dies durch das Gleichgewicht unserer leistungsstarken Fertigungskapazitäten und unseres branchenführenden Produktportfolios, das weltweit für Innovation, Leistung und Qualität anerkannt ist.

Sandisk hat zwei Einrichtungen, die vom Weltwirtschaftsforum als Teil des Global Lighthouse Network für fortschrittliche 4IR-Innovationen anerkannt wurden. Diese Einrichtungen wurden auch als Nachhaltigkeits-Leuchttürme für Durchbrüche in effizienten Betriebsabläufen anerkannt. Mit unserer globalen Reichweite stellen wir sicher, dass die globale Lieferkette Zugang zu dem Flash-Speicher hat, den sie benötigt, um unsere Welt in Bewegung zu halten.

Rollenübersicht

Eigenverantwortung für das End-to-End-Design des PCIe-Systems für eine NVMe-SSD-Produktlinie über Client-Laptops und Unternehmensserver hinweg, von der PHY/MAC-Überprüfung über die ASIC/SoC-Integration, die Analyse von PCIe SFR/Registern und die Firmware-Designrichtlinien für robustes Link-Training, Link-Übergänge und Low-Power-Verhalten. Diese Rolle befindet sich an der Schnittstelle von PCIe-Spezifikationskonformität, NVMe-Verhalten, FW-Architektur, Plattforminteroperabilität und Power-/Performance-Tuning.

Hauptverantwortlichkeiten

• Eigenverantwortung für die systemweite PCIe Gen5/Gen6-Architektur aus der Perspektive eines NVMe-SSD-Endpunkts
• Definition und Überprüfung der PCIe + NVMe-Integration über SSD-Produkte
• PHY + MAC IP-Überprüfung, Integrationsanforderungen und -beschränkungen
• SoC/ASIC-Integration: Takt, Rücksetzungen, Leistungsdomänen, Straps, Lane-Mapping, Sidebands
• PCIe SFR + FW-Richtlinien: Flusskontrolle, LTSSM-Beobachtbarkeit, Leistungszustände, Fehlerbehandlung
• Link- und Low-Power-Übergänge: DLRM, L1, L1SS, L0p, ASPM, Clock-Down, APST-Koordination
• Bring-up + Debug: Enumeration, Geschwindigkeitsverhandlung, Breitenbestimmung, Stabilität, AER/Fehlerwiederherstellung
• Kundenanforderungsanpassung: Latenz/Leistung, Zuverlässigkeit und Konsistenz
• Tiefe Expertise in der PCIe-Konfiguration und erweiterten Fähigkeitsregistern, einschließlich: Link, Energiemanagement, MSI/MSI-X, AER, BARs, L1SS
• Führung des Plattform-Bring-ups und Debugging: Enumeration, Link-Training, Geschwindigkeitsverhandlung, Leistungszustände, Fehlerbehandlung
• Technische Autorität für teamübergreifende und Kundeneskalationen

Qualifikationen

• PHY/MAC IP-Überprüfung (Systemdesign-Perspektive)
• Verständnis der Kriterien für PHY/MAC/Controller-IP: Gen5/Gen6-Bereitschaft, Equalization-Fähigkeit, Margining-Hooks, Lane-Mapping-Flexibilität
• SRNS/SRIS-Toleranz, Taktmodi, Unterstützung des Energiemanagements
• Beobachtbarkeit: LTSSM-Zustandsansicht, Fehlerzähler, Replay/NAK-Statistiken, Equalization-Telemetrie
• Überprüfung von IP-Dokumenten: Rücksetzsequenzen, Konformitätsmerkmale, Unterstützung für Linkgeschwindigkeitsänderungen
• Verhalten von L1SS, CLKREQ#/REFCLK-Steuerungserwartungen
• AER-Robustheit, Überraschungsabwärtsbehandlung, Verhalten bei warmen/kalten Rücksetzungen
• Spezifizierung plattformseitiger Anforderungen: Retimer/redriver-Kompatibilitätsannahmen (Backplane/Adapter/Kabel)
• Eigentum an der ASIC/SoC-Integration
• Integration des PCIe-Subsystems mit: Taktung: REFCLK-Handhabung, Taktanforderungs-Gating, Clock-Down-Sequenzen
• Rücksetzungen: PERST#-Verhalten, interne Rücksetzungen, warme/kalte Rücksetzungen, FLR-Unterstützung, falls zutreffend
• Leistungsdomänen: Beibehaltungsstrategien, Wachquellen, D-State-Koordination
• Sidebands: WAKE#, CLKREQ#, Präsenzdetektionsmuster (plattformabhängig)
• x4 typisches NVMe, Lane-Reversal/Polarität, Breitenbestimmung & Wiederherstellung von degradierter Breite
• PCIe SFR / Register + FW-Designrichtlinien
• Definition einer sauberen SFR-Karte, die FW verwendet für: LTSSM-Steuerung/Beobachtbarkeit (Zustand, Unterzustand, Timer, Wiederholungen)
• Linkgeschwindigkeits-/Breitensteuerung und -status (verhandelt vs. Ziel)
• Low-Power-Trigger: ASPM aktivieren/deaktivieren, L1SS-Politik, L0p-Politik (falls implementiert)
• Taktanforderung & Takt-Gating-Verhalten (sichere Ein-/Ausgangsregeln)
• Fehlerprotokollierungszähler (Replay, NAK, ECRC, Timeout, fehlerhafte TLPs)
• Wiederherstellungssteuerungen: Link deaktivieren/aktivieren, retrain, gezielte Geschwindigkeitsänderung, Fehlerbereinigungsrichtlinie
• Bereitstellung von FW-Runbooks: „Was zu tun ist, wenn“: Training fehlschlägt, Breite reduziert, Geschwindigkeitsrückfall, AER-Fluten
• Sichere Sequenzierung über Leistungsmodi und APST-Übergänge
• Link Bring-Up & Übergänge (Sequenzbesitz)
• Sie sind verantwortlich für die Definition der genauen Sequenzierungsregeln für: Enumeration-Bereitschaft
• Gewährleistung der Stabilität des Konfigurationsraums, Korrektheit der BAR-Zuordnung, MSI/MSI-X-Bereitschaftszeit
• Wann Gen5/Gen4-Rückfall zulassen; Politik für Stabilität vs. Leistung
• Umgang mit degradierten Breitenereignissen (x4 → x2) und Berichterstattung/Telemetrie
• Link-Energiemanagement
• ASPM-Politik und deren Einschränkungen mit NVMe-Latenzzielen
• L1-Ein-/Auslösetriggers und Wächters
• L1-Subzustände (L1.1/L1.2) Aktivierungsbedingungen, Wachquellen und Taktanforderungen
• DLRM-Handhabung (sofern anwendbar auf Plattform/System) mit sicherer NVMe-Bereitschaft beim Resume
• L0p (falls unterstützt) und Interaktion mit Leistungsanstiegen
• Takt-Down / Taktanforderung
• Definition der Bedingungen für die Taktanforderung und sichere „keine Transaktionen in der Luft“-Kriterien
• NVMe APST-Ausrichtung
• Koordination der NVMe-Leistungszustände (APST) mit PCIe L-Zuständen, um zu vermeiden, dass Sie: lange Wiederherstellungszeiten (Client) und Linkinstabilität unter Last (Enterprise) erzeugen
• Eigenverantwortung für Unterschiede zwischen Laptop und Server: Client: aggressive Energiepolitiken, schnelles Resume, häufige Leerlauf-Ein-/Austritte, D3hot/kalt-Muster; Enterprise: stabile Leistung, hohe Wartetiefe, Fehlercontainment, Hot-Plug-ähnliches Verhalten auf einigen Plattformen
• Validierung über: Mehrere Root-Komplexe, BIOS-Implementierungen, OS-Stacks

Sandisk gedeiht durch die Kraft und das Potenzial der Vielfalt. Als globales Unternehmen glauben wir, dass der effektivste Weg, die Vielfalt unserer Kunden und Gemeinschaften zu umarmen, darin besteht, sie von innen widerzuspiegeln. Wir glauben, dass die Fusion verschiedener Perspektiven zu den besten Ergebnissen für unsere Mitarbeiter, unser Unternehmen, unsere Kunden und die Welt um uns herum führt. Wir setzen uns für ein integratives Umfeld ein, in dem jeder Einzelne durch ein Gefühl der Zugehörigkeit, des Respekts und des Beitrags gedeihen kann.

Sandisk verpflichtet sich, Bewerbern mit Behinderungen Chancen zu bieten und sicherzustellen, dass alle Kandidaten unseren Karriere-Webseiten und unseren Einstellungsprozess erfolgreich navigieren können. Bitte kontaktieren Sie uns unter jobs.accommodations@sandisk.com, um uns über Ihre Anfrage zur Anpassung zu informieren. Bitte fügen Sie in Ihrer E-Mail eine Beschreibung der spezifischen Anpassung hinzu, die Sie anfordern, sowie den Jobtitel und die Ausschreibungsnummer der Position, für die Sie sich bewerben.