Sr. Engineer, Verifications

SiTime ist das Unternehmen für Präzisionszeitmessung. Zeitmessung ist das Herzstück aller Elektronik und sorgt für Leistung, Widerstandsfähigkeit und Skalierbarkeit. MEMS-basierte Präzisionszeitmessung bietet größere Genauigkeit, kleinere Größe und Widerstandsfähigkeit. Heute treibt MEMS-Zeitmessung über 400 Anwendungen an, darunter wachstumsstarke Bereiche wie KI-Datenzentren, automatisiertes Fahren, industrielle und humanoide Roboter, tragbare Geräte und IoT.

Als Senior Verification Engineer sind Sie Teil eines Teams, das MEMS-Timing-ICs entwickelt. Es ist nicht notwendig, alle Anforderungen zu erfüllen, um als qualifizierter Kandidat für die Position in Betracht gezogen zu werden.

Verantwortlichkeiten:

• Entwicklung von SV-RNM-Modellen für analoge und gemischte Signalschaltungen
• Entwicklung eines Verifikationsplans aus Chip- oder Block-Spezifikationen
• Entwicklung einer UVM-basierten Verifikationsumgebung (Scoreboards, Monitore, Sequencer usw.)
• Entwicklung der digitalen Top-Verifikation in System Verilog
• Definition und Erstellung von System Verilog Assertions (SVA)
• Definition und Erstellung von funktionalen Abdeckungen und Abdeckgruppen
• Durchführung von Simulationen und Debugging der Simulationsergebnisse
• Überprüfung der Verifikationsergebnisse für den Tape-out-Sign-off
• Kommunikation mit Stakeholdern (Design/Test/Verifikation), um Teamarbeit und effizienten Informationsaustausch zu fördern

Minimale Anforderungen:

• MS (BS) Abschluss in Elektrotechnik/Informatik oder verwandten Bereichen mit 5 (8) Jahren Berufserfahrung in der Verifikation in der Halbleiterindustrie
• Gute mündliche und schriftliche Kommunikationsfähigkeiten in Englisch
• Versiert in SystemVerilog und SystemVerilog OOP
• Fließend im Umgang mit Skriptsprachen wie Perl / Python
• Erfahren in der Verifikation mit UVM
• Starke Erfahrung in der Erstellung von SystemVerilog Assertions (SVA)
• Verständnis von analogen Schaltplänen und Erfahrung mit Cadence Virtuoso
• Grundkenntnisse im digitalen Design mit Verilog
• Fähigkeit zur effektiven Kommunikation und Zusammenarbeit mit geografisch verteilten Teams von gemischten Signal-, digitalen Design- und analogen Designingenieuren
• Fähigkeit, unabhängig zu arbeiten und Lösungen für herausfordernde Probleme zu finden

Gewünschte Qualifikationen:

• Erfahrung in der Erstellung funktionaler Modelle für analoge Blöcke mit SystemVerilog RNM, Wreal (V-AMS) oder ähnlichen Techniken
• Erfahrung mit UVM-AMS-Methodik
• Solide Erfahrung in der formalen Eigenschaftsverifikation (FPV)
• Programmiererfahrung in der Erstellung von OOP-Code in C++
• Ausgezeichnete schriftliche und mündliche Kommunikationsfähigkeiten in Englisch
• Erfahrung in der Durchführung von analogen gemischten Signalverifikationen
• Nachweisliche Erfolge in der Zusammenarbeit mit anderen in einem schnelllebigen und kollaborativen Arbeitsumfeld
• Kenntnisse im analogen Design
• Kenntnisse im synthesizierbaren digitalen Design
• Erfahrung in der Verifikation von Datenpfad-Designs, einschließlich Filtern

Vergütungsbereich:

Bei SiTime glauben wir, dass großartige Arbeit großartige Belohnungen verdient. Wir bieten ein umfassendes und wettbewerbsfähiges Vergütungspaket, das darauf ausgelegt ist, Top-Talente anzuziehen. Neben dem Grundgehalt ist diese Rolle für einen vierteljährlichen Bonus berechtigt, der an die Erreichung von Innovationszielen gebunden ist. SiTime ist ein Arbeitgeber, der Chancengleichheit bietet.