RTL-to-GDSII Tech Lead — Backend Design & Tapeouts

Eigenverantwortliche Durchführung der RTL-to-GDSII-Implementierung für komplexe IP/SoC-Subsysteme und Aufbau des Backend-Teams, das dies skalieren kann. Sie definieren die Methodik, Einschränkungen und Qualitätsmetriken, an die sich das Team halten soll. Das von Ihnen geleitete Team ist verantwortlich für Synthese, Floorplanning, P&R, Clock Tree Synthesis, Multi-Corner STA, Design for Testability und ECOs, um die Genehmigung zu erreichen.

Sie und Ihr Team arbeiten eng nicht nur mit unserem RTL/Digital-Team, sondern auch mit unserem Full-Custom- und Full-Custom-Layout-Team zusammen, um unsere Full-Custom-Designblöcke in ein digitales Misch-ASIC-Design zu integrieren. Dies ist eine praktische technische Führungsrolle, in der Sie nicht nur den Ablauf festlegen und das Team leiten, sondern auch persönlich die herausforderndsten Aspekte des Designs entschärfen und verantworten.

Was Sie tun werden:

• Methodik: Definieren und Pflegen eines modernen RTL-to-GDS-Flows, einschließlich Strategien für Einschränkungen, Bibliotheken/PDKs, UPF/CPF und Genehmigungsprüfungen.
• Implementierung: Durchführung von Synthese, Floorplan, Partitionierung, P&R, CTS, Routing, Extraktion und Abschluss.
• PPA & Qualität: Erstellen vorhersehbarer PPA-Ziele und -Verfolgung, Leiten von Timing-/Power-ECOs; Korrelation von Vor-/Nach-Layout-Timing.
• Integration: Integration von benutzerdefinierten Makros, SRAMs und I/O, Verwaltung der Taktstrategie, CDC und hierarchischer/harter Makrointegration mit LEF.
• Niedriger Strom: Verantwortung für die Stromabsicht (UPF/CPF), Isolations-/Retention-Strategien, Pegelverschiebung und strombewusste STA/Simulation.
• DFT & Test-Hooks: Zusammenarbeit mit DFT bei der Scan-/MBIST-Einfügung und Testtiming; Sicherstellen, dass Routen und Einschränkungen die Testabdeckung oder den Start nicht beeinträchtigen.
• Automatisierung & CI: Industrialisierung des Flows mit Tcl/Python-Automatisierung, reproduzierbaren Konfigurationen, Metrik-Dashboards und CI/CD für nächtliche Builds und Regressionstests.
• Team: Rekrutierung und Leistungsentwicklung einer Gruppe von 5+ Ingenieuren, Festlegung von Genehmigungsstandards und idealerweise Etablierung eines flowbasierten Builds zur Sicherstellung der Wiederholbarkeit.
• Foundry-Schnittstelle: Zusammenarbeit mit Foundries zu PDK-Updates, Waiver-Handling, Antennen-/Dichte-Regeln und Zuverlässigkeitsrichtlinien; Aufrechterhaltung des Informationsflusses.

Ergebnisse (erste 18 Monate):

• Tapeout eines oder mehrerer Blöcke/Subsysteme mit MCMM (Multi Corner Multi Mode) Timing, abgeschlossen, saubere DRC/LVS und genehmigter IR/EM.
• Ein dokumentierter, automatisierter PD-Flow, der über Projekte hinweg übernommen wird, mit messbaren Zykluszeiten und PPA-Verbesserungen.
• Ein besetztes und funktionierendes Backend-Team mit klaren Verantwortungsbereichen (Timing, Power/IR, Integration, Genehmigung) und zuverlässigen Ausführungsmetriken.
• Goldene Einschränkungen und Bibliotheksstrategie (Ansichten, Ecken, Abwertungen) mit nachgewiesener Korrelation (Synthese - P&R - Genehmigung) und vorhersehbarem ECO-Abschluss.

Anforderungen:

• 10+ Jahre Erfahrung im ASIC-Physikdesign; 2+ erfolgreiche Tapeouts als Block/Subsystem-Eigentümer von der Synthese bis zur Genehmigung.
• Tiefe Expertise in einer vollständigen Werkzeugkette (Synopsys oder Cadence).
• Praktische Erfahrung in Techniken zur Leistungsoptimierung, einschließlich Glitch-Reduzierung und aktivitätsbasierter Leistungs-Korrelation (VCD/SAIF).
• Starke MCMM STA- und Timing-Abschluss-Erfahrung.
• Erfahrung mit Gitterplanung, IR/EM-Analyse und -Korrekturen.
• Nachgewiesene Erfahrung in Floorplanning/Partitionierung und hierarchischer Integration (harte Makros, Abstraktionen/LEF, Durchführungen, Blockierungsstrategien).
• UPF/CPF-Kenntnisse für Multi-Voltage-, Power-Gated-Designs, einschließlich Isolations-/Retention- und strombewusster STA und Simulation.
• Scripting für Automatisierung (Tcl, Python) und Versionskontrolle (Git, Perforce oder ähnlich).
• Fähigkeit, unabhängig zu arbeiten und die Aktivitäten zu leiten sowie Verantwortung für wichtige Entscheidungen zu übernehmen.

Schön zu haben:

• DFT-Exposition (Scan-Planung, Testtiming, MBIST-Integration) und formale Äquivalenz-Workflows.
• Bewusstsein für Paket-/Board-Co-Design (Bump/Rail-Planung, SSO/PI, thermische Annahmen).
• Erfahrung an fortgeschrittenen Knoten (≤ 7 nm FinFET) mit Multi-Patterning/EUV-Einschränkungen und Variabilitätsüberlegungen.
• Vertrautheit mit der Genehmigung für sicherheits-/qualitätskritische Märkte (Zuverlässigkeitsziele im Automobilstil, Waiver-Governance, Dokumentationsrigor).