Senior Custom Design Engineer

Entwerfen und versenden Sie Hochleistungs-, energieeffiziente SRAM- und benutzerdefinierte digitale Subsysteme, die im Kern unserer Compute-in-Memory-Technologie sitzen. Sie sind verantwortlich für Architektur, Schaltungsimplementierung, Verifizierung und Siliziumkorrelation für fortschrittliche Knoten bis hinunter zu unter 5 nm, um sowohl die Effizienz als auch die Robustheit unserer Makros zu verbessern. Erwarten Sie praktische Arbeiten an Speicherperipherie und Datenpfad-Schnittstellen sowie enge Zusammenarbeit mit Layout-, Digital-, Backend-, DFT- und Testteams.

Was Sie tun werden:

• Entwerfen und verifizieren Sie eingebettete SRAM- oder benutzerdefinierte digitale Blöcke, einschließlich Caches, Registerdateien, Datenpfad und datenpfadnahe Schnittstellen.
• Optimieren Sie für PPA auf fortschrittlichen Knoten: Variation und Stabilitätsabschluss, Ecken und Monte Carlo, Leckage- und dynamische Leistungsreduzierung.
• Integrieren Sie für das Produkt: Definieren Sie saubere digitale Grenzen und Timingbudgets, damit Blöcke ohne Überraschungen in einen digitalen Fluss integriert werden können.
• Planen und führen Sie Siliziumkorrelation durch: Inbetriebnahme, Charakterisierungsbänke, Analyse von ATE-Daten, klare Errata und Korrekturen.
• Arbeiten Sie frühzeitig mit dem Layout am Floorplan, Schutz, Abschirmung und Routing-Topologie zusammen; überprüfen Sie die Extraktion und lösen Sie EM/IR-Probleme.
• Verbessern Sie Methoden mit Skripten für Charakterisierung, Regression und Berichterstattung (Python oder Tcl) und tragen Sie Spezifikationen, Checklisten und wiederverwendbare Materialien bei.

Ergebnisse (erste 18 Monate):

• Tape-in und Silizium eines mindestens einen SRAM- oder benutzerdefinierten Speicher-Subsystems, das die Spezifikation über PVT erfüllt, mit unterschriebenen Korrelations- und Testberichten.
• Ein messbarer Effizienzgewinn bei einem bestehenden Makro oder Block, den Sie optimieren, dokumentiert mit Vorher/Nachher-Daten.
• Ein wiederverwendbares Design- und Verifizierungskit (Modelle, Pläne, Skripte, Checklisten), das die Zykluszeit der folgenden Variante verkürzt.

Anforderungen:

• MS oder PhD in Elektrotechnik oder Computertechnik und 5+ Jahre Erfahrung im Bereich benutzerdefinierte digitale, analoge oder SRAM-Design.
• Nachgewiesene Verantwortung durch vollständige Designzyklen für Unterblöcke.
• Starkes Verständnis des Designs von Hochleistungs- und energieeffizienten Schaltungen auf FinFET-Knoten, einschließlich Bitcell-Stabilität und Peripherie-Abwägungen.
• Fähigkeit, klare Schnittstellen und Einschränkungen über Teams hinweg zu formulieren und zu kommunizieren; organisiert, selbstgesteuert, ergebnisorientiert.

Schön zu haben:

• Skripting für Automatisierung und Charakterisierung (Python, Tcl).
• Erfahrung mit der Entwicklung, Charakterisierung oder Verifizierung von Speicherkompilatoren.
• DTCO- oder STCO-Erfahrung zur Abstimmung von Geräte-, Bitcell- und Peripheriewahlen mit Produktzielen.
• Eine kreative Denkweise und ein Antrieb zur kontinuierlichen Verbesserung, die auf extreme Hardware-Optimierung abzielt.

Bewerben: Senden Sie Ihren Lebenslauf und eine kurze Notiz (2–3 Absätze zu einem Design, das Sie geleitet haben, Ihrem schwierigsten Fehler und wie Sie ihn gelöst haben, eine Einführung darüber, was Sie gerne tun und wie Sie sich als Ingenieur sehen).

Interviewablauf (indikativ):

• 30-minütiges Intro mit HR (Rolle/Kontext)
• Zweite technische Vertiefung (optional)
• Dritte technische Vertiefung System-/Produktgespräch mit dem Management