Senior Engineer – Backend (Physical Design & Timing)

Standort: Zürich, Schweiz

Seniorität: 5+ Jahre (physikalisches Design mit Fokus auf Timing)

Eigenverantwortung für Timing-Abschluss und Abnahme komplexer IP- und SoC-Blöcke, die unsere vollkundenspezifischen ComputeRAM®-Makros integrieren. Sie werden die statische Timing-Analyse über Ecken und Modi hinweg vorantreiben, saubere Einschränkungen gestalten, eng mit den Teams für Synthese, Platzierung und Routing sowie Clock-Tree zusammenarbeiten und ECO-Schleifen zur Konvergenz leiten. Ihre Arbeit gewährleistet robuste Uhren, vorhersehbaren Abschluss und qualitativ hochwertige Abnahme auf modernen Knoten.

Was Sie tun werden:

• Timing-Einschränkungen für Blöcke und Top-Level-Designs erstellen, verfeinern und pflegen, einschließlich Uhren, generierten Uhren, I/O-Timing und Ausnahmen.
• STA über alle relevanten Ecken und Modi ausführen, Setup und Haltezeit schließen und Variation sowie Korrelation von Synthese zu P&R bis zur Abnahme verwalten.
• Strategie und Debugging des Clock-Trees leiten mit klaren Zielen für Skew, Jitter und Latenz; Zusammenarbeit mit P&R bei Platzierungs-, Pufferspeicher- und Routingentscheidungen, die das Timing beeinflussen.
• Timing- und funktionale ECOs leiten, Auswirkungen verfolgen und wiederholbare Abschlüsse mit minimalem Aufwand erreichen.
• Unterstützung der gate-level Verifizierungsbedürfnisse mit Timing-Daten und Sicherstellung, dass Timing/Einschränkungen konsistent mit den Abnahmeansichten bleiben.
• Automatisierung von Timing-Prüfungen, Berichtserstellung und Regressionen mithilfe von Skripten und Beitrag zu Checklisten und Dokumentationen, die andere wiederverwenden können.

Ergebnisse (erste 18 Monate):

• Sauberer Timing-Abschluss auf Block- und Top-Level über alle definierten Ecken und Modi hinweg, mit stabilen Einschränkungen und nachvollziehbaren Ausnahmen.
• Dokumentierte Timing-Methodik, die vom Team übernommen wurde, mit messbaren Reduzierungen der ECO-Zyklen und vorhersehbarer Zeit bis zum Abschluss.
• Korreliert Ergebnisse zwischen Synthese, P&R und Abnahme, demonstriert durch wiederholbare Berichte und Nachlaufmargen auf kritischen Pfaden.

Anforderungen:

• 5+ Jahre Erfahrung im ASIC-physikalischen Design mit starkem Fokus auf Timing-Abschluss und Abnahme.
• Vertrautheit mit STA-Tools und -Flows, einschließlich Clocking, bereichsübergreifenden Bedenken, Multi-Clock-Designs und hierarchischem Abschluss.
• Praktische Erfahrung in der Zusammenarbeit mit Synthese und Platzierung/Routing, um timingbewusste Entscheidungen zu treffen und ECOs zum Abschluss zu führen.
• Scripting-Fähigkeiten zur Automatisierung der Timing-Analyse und Berichterstattung.
• Eine kollaborative Herangehensweise mit Front-End-, Backend- und Verifizierungsteams.

Schön zu haben:

• Erfahrung mit leistungsbewusstem und energieeffizientem Backend.
• Hintergrund in Scan- und Testtiming sowie Bewusstsein für die Interaktionen zwischen Verifizierung und physikalischer Verifizierung mit Timing.
• Einblick in fortgeschrittene Knoten und hierarchische Abnahme bei großen Designs.
• Kontextarbeit an Beschleunigern oder speicheradjazenten Designs, bei denen Timing und Integration eng miteinander verbunden sind.

Bewerben Sie sich, indem Sie Ihren Lebenslauf und eine kurze Notiz (2–3 Absätze über ein Design, das Sie geleitet haben, Ihren schwierigsten Fehler und wie Sie ihn gelöst haben, eine Einführung darüber, was Sie gerne tun und wie Sie sich als Ingenieur sehen) senden.

Interviewablauf (indikativ):

• 30-minütiges Intro mit HR (Rolle/Kontext)
• Zweite technische Vertiefung (optional)
• Dritte technische Vertiefung System-/Produktgespräch mit dem Management