Staff Engineer – Static Timing Analysis (STA)

Wir suchen einen erfahrenen Staff Engineer - Static Timing Analysis (STA), der die Timing-Analyse und Sign-off-Aktivitäten für komplexe SoC- und fortschrittliche Design-Node leitet. In dieser Rolle werden Sie die Timing-Abschlussarbeiten über mehrere Blöcke und vollständige Chip-Designs vorantreiben, mit funktionsübergreifenden Implementierungsteams zusammenarbeiten und zur Verbesserung der STA-Methodik beitragen. Der ideale Kandidat sollte über umfassende Kenntnisse in Timing-Signoff, MMMC-Analyse und fortschrittlichen Timing-Optimierungstechniken verfügen.

Was Sie tun werden:

• Leitung der block- und chipweiten STA-Aktivitäten, einschließlich Setup, Haltezeit, Wiederherstellung, Entfernung und Rausch-Analyse
• Vorantreiben des Timing-Abschlusses über mehrere Modi und Ecken unter Verwendung von MMMC-Methoden
• Analyse und Debugging komplexer Timing-Verletzungen in Zusammenarbeit mit Synthese-, CTS-, P&R- und ECO-Teams
• Definition und Validierung von Timing-Beschränkungen, einschließlich SDC-Generierung, Timing-Ausnahmen und Taktdefinitionen
• Durchführung des Timing-Signoffs mit branchenüblichen STA-Tools und -Methoden
• Vorantreiben der ECO-Implementierung und Timing-Optimierung mit Fokus auf Leistung, Energie und Flächenkompromisse
• Beitrag zu Automatisierungs-, Methodikverbesserungs- und Flussoptimierungsinitiativen

Was wir suchen:

• Abschluss als Bachelor oder Master in Elektronik, Elektrotechnik oder einem verwandten VLSI-Fachgebiet
• Über 7 Jahre Erfahrung in STA, Timing-Abschluss oder Physical Design Signoff-Rollen
• Starkes Verständnis der STA-Konzepte, einschließlich OCV/AOCV/POCV, SI/Rausch-Analyse, Taktmethoden und Timing-Ausnahmen
• Praktische Erfahrung mit Synopsys PrimeTime und fortschrittlichen Timing-Signoff-Flows
• Gutes Verständnis von Synthese, CTS, Platzierung und Routing, Extraktion und ECO-Implementierungsflüssen
• Starke Skriptfähigkeiten in Tcl, Perl, Python oder Shell zur Automatisierung und Produktivitätsverbesserung

Wünschenswert:

• Erfahrung mit fortschrittlichen Technologien wie 7nm, 5nm oder darunter
• Einblick in energieeffiziente Designmethoden, einschließlich UPF/CPF und energiebewusster STA
• Erfahrung in der vollständigen Chip-Timing-Konvergenz und erfolgreicher Tape-out-Ausführung für große SoC-Designs

Erfolg in dieser Rolle sieht so aus:

• Erreichung des Timing-Abschlusses mit robuster Signoff-Qualität über alle Betriebsmodi und Ecken
• Effiziente Lösung komplexer Timing-Probleme mit optimierter Leistung, Energie und Flächenauswirkungen
• Verbesserte STA-Produktivität durch Automatisierung und Methodikverbesserungen
• Erfolgreiche Zusammenarbeit zwischen Implementierungs- und Signoff-Teams, die zu einer zeitgerechten Tape-out-Ausführung führt

Standort: Hybrid / Vor Ort – Bengaluru / Remote - Indien