Focus areas include but are not limited to: RTL synthesis, STA, timing closure, constraints, sign-off.
Prospective team members require strong Verilog/SystemVerilog; STA expertise; SDC; synthesis/STA tools; processor/SoC experience preferred.
Master’s degree (or equivalent) and 2+ years of hands‑on experience in a relevant role.
Relocation required. Currently 4 days on‑site, 1 day remote. Policy may change.
#J-18808-Ljbffr
Synthesis Engineer Arbeitgeber: Ubitium GmbH
Als Arbeitgeber bieten wir Ihnen die Möglichkeit, in einem innovativen Umfeld zu arbeiten, das sich auf die Entwicklung von Software für RISC-V SoCs spezialisiert hat. Unsere Unternehmenskultur fördert Teamarbeit und kontinuierliches Lernen, während wir Ihnen durch gezielte Schulungen und Projekte die Chance geben, Ihre Fähigkeiten im Bereich Embedded Systems weiterzuentwickeln. Zudem profitieren Sie von flexiblen Arbeitszeiten und der Möglichkeit, einen Tag remote zu arbeiten, was eine ausgewogene Work-Life-Balance unterstützt.
