Senior RTL Engineer, Interconnect Design

Über das Team

OpenAI’s Hardware-Organisation entwickelt Silizium- und Systemlösungen, die auf die einzigartigen Anforderungen fortschrittlicher KI-Workloads ausgelegt sind. Das Team baut die nächste Generation von KI-nativem Silizium und Infrastruktur auf, um großangelegte Trainings- und Inferenzsysteme zu unterstützen. Innerhalb der Hardware arbeitet das SoC-Designteam an Architektur, RTL-Design, Verifikation, physischem Design, Leistung, Firmware und Systemtechnik, um produktionsreifes Silizium für die Supercomputing-Infrastruktur des Unternehmens bereitzustellen.

Über die Rolle

Wir suchen einen hochqualifizierten RTL-Ingenieur, der kritische On- und Off-Chip-Interconnect-Komponenten für unsere benutzerdefinierte KI-Beschleunigerplattform verantwortet. Sie werden die Mikroarchitektur und die RTL-Implementierung skalierbarer On-Chip-Kommunikationsstrukturen steuern, die Hochgeschwindigkeits-Computing-, Speicher- und I/O-Subsysteme sowie speziell entwickelte Off-Chip-Schnittstellen und Protokolle verbinden, die erforderlich sind, um benutzerdefiniertes Computing in großem Maßstab zu ermöglichen. Dies ist eine senior, praktische Ingenieursrolle mit umfassender technischer Verantwortung. Sie werden das Design von den Anforderungen bis zum vollständigen Siliziumlebenszyklus steuern, von der Architekturdefinition und Leistungsanalyse über die RTL-Implementierung, Verifikationsabschluss, physische Designkonvergenz, Inbetriebnahme bis hin zur Produktionsbereitschaft. Sie planen und überwachen die Arbeit von Junior-Ingenieuren und helfen dabei, produktive Ingenieurebeziehungen zu externen Partnern aufzubauen und die Ausführung durch Partner zu verwalten.

Verantwortlichkeiten

• Verantwortung für die Mikroarchitektur, das RTL-Design und die Lieferung wichtiger SoC-Interconnect-Komponenten, einschließlich Netzwerk-on-Chip-Strukturen, Switches, Router, Brücken, Protokolladapter, Schlichter und Verkehrsmanagementlogik sowie Off-Chip-Protokollbrücken und -schnittstellen.
• Steuerung von Drittanbieterengagements zur Entwicklung neuartiger Netzwerk- und Schnittstellenprotokolle sowie Silizium-IP unter Gewährleistung hoher Qualität und Designintegrität, unter Nutzung tiefgehender technischer und nicht-technischer Führungsfähigkeiten.
• Durchführung umfangreicher direkter Mikroarchitektur- und RTL-Codierungsarbeiten.
• Zusammenarbeit mit Architektur- und Designteammitgliedern an der Gesamtlösung und dem Ausführungsplan für modernste großangelegte benutzerdefinierte Silizien.
• Arbeiten mit Leistungs- und Architekturteams zur Analyse von Verkehrsströmen, Identifizierung von Engpässen und Optimierung des Interconnect-Verhaltens unter realistischen Systemlasten.
• Zusammenarbeit mit Designverifikationsteams zur Entwicklung von Verifikationsstrategien, Abdeckungsplänen, Assertions, Stressszenarien und Debug-Ansätzen für hochgradig paralleles Strukturverhalten.
• Partnerschaft mit physischen Designteams, um sicherzustellen, dass Interconnect-Strukturen bei Ziel-Frequenz, Leistung und Fläche implementierbar sind, einschließlich floorplanbewusster Gestaltung, Pipeline-Strategie, Timing-Abschluss und Stauverwaltung.
• Technische Führung durch Design-Reviews, Architektur-Reviews, Dokumentation, Mentoring und Entwicklung wiederverwendbarer RTL- und Integrationsmethoden.
• Nutzung von Erfahrungen, um die Standards für Designarbeiten innerhalb unseres Teams zu erhöhen.
• Praktisches Engagement und aktive Mitwirkung.

Qualifikationen

• Umfangreiche Branchenerfahrung im Entwurf und in der Lieferung komplexer SoC-Interconnects, NoCs, kohärenter Strukturen, Speichersubsysteme, Cache-Kohärenz oder Chip-Level-Integrationslösungen.
• Nachweisliche Erfolge bei der Verantwortung für wichtige RTL-Blöcke oder SoC-Subsysteme von der Mikroarchitektur bis zum Tape-Out und der Silizium-Inbetriebnahme.
• Tiefe Expertise in Verilog/SystemVerilog und der Entwicklung von sauberem, parametriertem, produktionsreifem RTL.
• Starkes Verständnis von Interconnect-Konzepten wie Topologie, Routing, Arbitration, virtuelle Kanäle, Flusskontrolle, Pufferung, Reihenfolge, Dienstgüte, Kohärenz, Vermeidung von Deadlocks, Stauverwaltung und Leistungsüberwachung.
• Erfahrung mit gängigen On-Chip- oder Chip-zu-Chip-Protokollen und -Schnittstellen, wie AXI, APB, CXL, PCIe, Ethernet.
• Erfahrung im Aufbau benutzerdefinierter Netzwerkprotokolle oder Protokollerweiterungen.
• Erfahrung im Entwurf und in der Implementierung von Subsystemen im Kontext großer Systeme, die mit RDMA/RoCE oder anderen HPC-ähnlichen systemweiten Interconnects aufgebaut sind.
• Vertrautheit und umfassende Erfahrung mit dem gesamten Spektrum der branchenüblichen RTL-nahen Entwicklungs- und Abnahmeflüsse, einschließlich Lint, CDC/RDC, Synthese, formale Verifikation, statische Timing-Analyse, Leistungsanalyse und Design-for-Test-Überlegungen.
• Erfahrung in der engen Zusammenarbeit mit Architektur-, Verifikations-, physikalischen Design-, Firmware-, Leistungs- und Post-Silizium-Teams zur Lieferung komplexer Silizien.
• Gutes Urteilsvermögen bei praktischen Designentscheidungen hinsichtlich Leistung, Energie, Fläche, Zeitplan, Verifikationsrisiko und physikalischen Implementierungsbeschränkungen.
• Ausgezeichnete Kommunikationsfähigkeiten und die Fähigkeit, technische Richtungen vorzugeben, Ingenieure zu betreuen und die Abstimmung zwischen mehreren Teams voranzutreiben.
• Leidenschaft für die Erreichung hoher Effizienz durch Komplexitätsreduktion, Automatisierung und kreative Pragmatik.

Bevorzugte Qualifikationen

• Erfahrung im Entwurf von Interconnects für KI-Beschleuniger, GPUs, CPUs, Hochleistungscomputersysteme, Netzwerksilizium oder großangelegtes Datacenter-Silizium.
• Erfahrung mit Speicher-Konsistenz, Virtualisierung, Isolation, RAS, Telemetrie oder Sicherheitsanforderungen innerhalb komplexer SoCs.
• Erfahrung mit NoC-Leistungsmodellierung, Verkehrssimulation, Emulation, FPGA-Prototyping oder post-silizium Leistungsanalyse.
• Erfahrung in der Leitung von Architektur- oder RTL-Lieferungen für erstklassige Siliziumprogramme oder schnelllebige Hardware-Plattformen.